광운대학교 전기공학과 2학년 3비트 가산기 설계 예비

광운대학교 전기공학과 2학년 실험 설계

3비트 가산기 설계 프로젝트입니다.

본 게시물은 예비 제안서입니다.

본 내용은 결과 때 중복되니 자세한 설명은 결과 게시물에서 하겠습니다.

3비트 바이너리 가산기를 설계하고 두 3 비트 바이너리의 합산 결과를 7세그먼트에 나타나게 하는것이 목표입니다.

이번 설계를 진행하며 사용하게 될 메인 IC인 7483입니다.

반가산기와 전가산기를 사용하여 8 이상의 숫자를 단순 출력할 시  7세그먼트 출력에 오류가 생기게됩니다.

이 오류를 해결하기 위해 4 bit full adder를 사용하여 binary to BCD converter를 구현하여 7세그먼트에 나타나게 하였습니다.

또한 input 또한 세그먼트로 확인이 가능하도록 설계하였습니다.

멀티심을 이용한 3bit full adder만 나타낸 회로도입니다.

 그리고 input과 output을 모두 출력하는 전체 회로도 입니다.